PCB設計常見誤區_惠州新塘通讯设备有限公司

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PCB設計常見誤區(qū)

發布(bù)時間：2020-10-24點擊(jī)數：載入中...

誤區一：這PCB闆的設計要求不高，就用細一點(diǎn)的線和自動布吧

??點評：自動布線必然要占用更大(dà)的PCB面積(jī)，同時産生(shēng)比手動布線多(duō)好多(duō)倍的過孔，在批量很大的産品中，PCB廠家降價(jià)所考慮的(de)因素除(chú)了商務因素外，就是線寬和過孔數量，它(tā)們分别影響到PCB的成品率和鑽頭的(de)消耗(hào)數量(liàng)，節約了供應商的成(chéng)本，也就給(gěi)降價(jià)找到了理由。

誤區二：這些總線信号都(dōu)用電阻拉一下，感覺放(fàng)心些(xiē)。

??點評：信号需要上下拉的原因很多，但也不是個個(gè)都(dōu)要(yào)拉。上下拉電阻拉一個單純的輸入信号，電流也就幾十微安以下，但拉一個被驅(qū)動了的信号，其電流将達毫安級，現在的系統常常是地址(zhǐ)數據各(gè)32位，可(kě)能還有244/245隔離後的總(zǒng)線及其它(tā)信号，都上(shàng)拉的話，幾瓦(wǎ)的功耗就耗在這些電阻上了。

誤區三(sān)：CPU和FPGA的這些不用的I/O口(kǒu)怎(zěn)麼處理(lǐ)呢？先讓它空着吧，以後再(zài)說。

??點(diǎn)評：不用的I/O口如果懸空的話，受(shòu)外界的一點點幹擾就可能成(chéng)為反複振蕩的輸入信号了，而MOS器件的功耗基(jī)本取決于門(mén)電(diàn)路的翻轉次數。如果把它上拉的話，每個引腳也會(huì)有微安級(jí)的電流，所以建議的辦法是設成輸出(chū)（當然外面不能接其它(tā)有驅動的信号）

誤區四：這款FPGA還剩這麼多門用不完，可盡情發揮吧

??點(diǎn)評(píng)：FGPA的功耗與被使用的觸發器數量及其翻轉次數成(chéng)正比，所以同一(yī)型号的FPGA在不同電路不同時刻的功耗可能相(xiàng)差100倍。盡量減少高速翻轉的觸(chù)發器數量是降低FPGA功耗的根本(běn)方法。

PCB設計的常見誤區(qū).jpg

誤區五：這些小芯(xīn)片的功耗都很低(dī)，不用考慮

??點評(píng)：對于内部不太複雜的芯片功耗是很(hěn)難确(què)定的，它(tā)主要由引腳上的電流(liú)确定，一個ABT16244，沒有負載的話耗(hào)電大概不到1毫安，但它的指标是每個腳可驅動(dòng)60毫安的負載（如匹(pǐ)配幾十歐姆的電阻），即滿負荷的功耗至大可達60*16=960mA，當然隻是電源電流這麼大，熱量都落到負載身上了(le)。

誤區六：存儲器有這麼多控制信号，我這塊闆子隻需(xū)要用OE和WE信号就可(kě)以了，片選就接地吧，這樣讀操作(zuò)時(shí)數據出來得快多了(le)。

??點評：大部分存儲器的功耗在片選有效時（不(bú)論OE和WE如何）将比(bǐ)片選無效時大100倍以(yǐ)上，所以應盡可能使用CS來控制芯片，并且在滿足其它要求的(de)情況下盡可能縮短片選脈沖的寬度。

誤(wù)區七：這些信号怎麼都有過沖(chòng)啊？隻要匹配得(dé)好，就可消除了

??點評：除了少數特定(dìng)信号外（如(rú)100BASE-T、CML），都是有過沖的，隻要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得合适。象TTL的(de)輸出阻抗不到50歐姆，有的甚至(zhì)20歐姆，如果(guǒ)也用這麼大的匹配電阻的話，那電(diàn)流就非常大了，功耗是無法接受的，另(lìng)外信号(hào)幅度也将小得不(bú)能用，再說一般信号在輸出高電平和輸出低電平時的輸出阻抗(kàng)并不相同，也(yě)沒辦(bàn)法做到完全匹配。所(suǒ)以對TTL、LVDS、422等信(xìn)号的匹配(pèi)隻要做(zuò)到過沖可以接受即可。

誤區八：降低功(gōng)耗都是硬件人(rén)員的事，與軟件沒(méi)關系。

??點評：硬件隻是搭個舞台，唱戲的(de)卻是軟件，總線(xiàn)上幾乎每一個芯片的訪問、每一個信号的翻轉差不多都由軟件控制的，如果軟件能減少外存的訪問次數(shù)（多使用寄存器(qì)變量、多使用内(nèi)部CACHE等）、及時響應中斷（中斷(duàn)往往是低電平有效并帶有(yǒu)上拉電阻）及其它争(zhēng)對具體單闆的特定措施(shī)都将對降低功耗作出很大的貢獻(xiàn)。像捷配在(zài)生産制作之前，會做工程處理，會依工廠生産能力做調整。

作者：大飛飛飛飛飛飛