如何針對(Dui)性地避免PCB電磁[Ci]問題[Ti]

????随着時代的發展，科技的(De)進步[Bu]，電路闆設計和(He)元器(Qi)件封裝不斷縮小，OEM也要求(Qiu)更高速系統[Tong]，電(Dian)磁兼容性（EMC）及電(Dian)磁幹擾（EMI）成為 PCB 布(Bu)局和設計工程(Cheng)師工作上常[Chang]遇到的難題。為避(Bi)免在PCB設計過程[Cheng]中出現電磁幹(Gan)擾問[Wen]題，業内人士給出(Chu)如下七(Qi)個針對性[Xing]建議。

????一直以來，電[Dian]磁[Ci]兼容性（EMC）及關聯[Lian]的電磁幹擾（EMI）都需[Xu]要系統設計工程師格外的認真，因為(Wei)電磁能來自多個源頭，它[Ta]們混合(He)在一起，因此必須(Xu)特别小心，确保不[Bu]同的電[Dian]路、走[Zou]線、過孔和PCB材料協同(Tong)工作時，各種信号兼(Jian)容且[Qie]不會相互幹擾。另外，EMI是由(You)EMC或不想要的[De]電磁能産(Chan)生的一種破(Po)壞性影響。在這種電磁[Ci]環境下(Xia)，PCB設計人員(Yuan)必須确保減少電磁[Ci]能的[De]産生，使幹擾大幅降低。

以下是避免在PCB設計中出現[Xian]電磁問題的(De)7個技巧：

???? 技巧1 ：降低EMI的一(Yi)個重要途徑[Jing]是[Shi]設計PCB接地層。第(Di)一步是使PCB電路(Lu)闆[Pan]總面[Mian]積内的接地(Di)面積盡可能大，這樣可以[Yi]減少發射、串[Chuan]擾和噪聲。将(Jiang)每個(Ge)元器件連接到(Dao)接地點或接地[Di]層時必須特别小心，如果不這樣做，就不能充分利用可靠的接地層的中和效果。一個特别複雜的PCB設計有幾[Ji]個穩定的電(Dian)壓。理想[Xiang]情況下，每個參考電壓都(Dou)有自己對應[Ying]的接地層。但是，如果接地層太(Tai)多會增加[Jia]PCB的制造成本，使價格過高。折衷的辦(Ban)法是在三到[Dao]五個不同的[De]位置分别使用接地層，每一個接地[Di]層可包含多個[Ge]接地部分(Fen)。這樣不僅控制了電[Dian]路闆的(De)制造成本，同時也降低了EMI和EMC。如果想使(Shi)EMC達到至小，低阻(Zu)抗接地系(Xi)統十分(Fen)重要(Yao)。在多層[Ceng]PCB中，較(Jiao)好有一個可靠的接地層，而不是一個銅平衡塊（copper thieving）或散亂的接地層[Ceng]，因為它具有低阻抗，可(Ke)提供電流通[Tong]路，是比較好的反向信号源。

圖1：為解[Jie]決多層PCB中的EMC問題，建議添加有(You)一個可靠的接地層，而不是銅[Tong]平衡塊（copper thieving）或[Huo]散亂(Luan)的接地層。

????信[Xin]号[Hao]返回地面的時長也非常重要。信号往返于信号(Hao)源的時間必(Bi)須相當，否則[Ze]會産生類似天線的現象，使(Shi)輻射(She)的能量成為EMI的(De)一部分。 同樣，向/從信号源傳輸電流(Liu)的走線應盡可能短，如果源路(Lu)徑和返回(Hui)路徑的長度不(Bu)相等，則會産[Chan]生接地反彈，這也(Ye)會産生EMI。

圖[Tu]2：如果信号進出信号[Hao]源的時間不同(Tong)步，則會産生類[Lei]似天線的現象，從而輻射能量(Liang)，引起EMI。

技巧2 ：由于EMI不同，一個很好的EMC設計規[Gui]則是将模拟電路和數字電路分開[Kai]。模拟電路的安培數較高或者說電流[Liu]較大，應遠離高(Gao)速走線或開關信[Xin]号。如(Ru)果可能的話[Hua]，應[Ying]使用接地信号[Hao]保護它們。在多層PCB上[Shang]，模拟走線的布線應在一個接地(Di)層上，而開關走線[Xian]或高(Gao)速走(Zou)線應在另一個接地層。因(Yin)此，不同特性的信号就分開了。有時[Shi]可以用一個低通(Tong)濾波器來消除與周圍[Wei]走線耦合的高[Gao]頻噪聲。濾波[Bo]器可以有效降低噪聲，返回穩定(Ding)的電流。将模拟信号和數字信号的接地層分(Fen)開很重要。由于(Yu)模拟電(Dian)路和數[Shu]字電路有各自[Zi]獨(Du)特的特性，将[Jiang]它們分開至(Zhi)關重要。數字(Zi)信号應該有數字接地，模拟信号[Hao]應(Ying)該(Gai)終止于于模(Mo)拟接地。在數字電路設計(Ji)中，有(You)經驗的PCB布局和設計工程師會(Hui)特别注意高速信号和時鐘。在[Zai]高速情況下，信号和時鐘應盡(Jin)可(Ke)能[Neng]短并鄰近接(Jie)地[Di]層，因為如前所述[Shu]，接地(Di)層可使串擾[Rao]、噪聲和輻射保持(Chi)在可控制的範圍[Wei]。數(Shu)字信号也應遠離電源平面(Mian)。如果距離[Li]很近，就會産[Chan]生噪聲或感應，從而削弱[Ruo]信号。

技巧3 ：走[Zou]線對确保電流(Liu)的正常流動特别重要。如果電[Dian]流來[Lai]自振蕩器或其它類似設備，那(Na)麼讓電流與接地層[Ceng]分(Fen)開，或者不讓電流[Liu]與另(Ling)一條走線并行，尤其重要。 兩個(Ge)并行的高速信号會産生EMC和EMI，特别是串擾。必須縮短電(Dian)阻路徑，返回電流(Liu)路徑也盡可(Ke)能[Neng]短。返回路徑走線的長[Zhang]度應與發送走線的長度(Du)相同。對于EMI，一(Yi)條叫做“侵犯走(Zou)線”，另一條則是[Shi]“受害走線”。電感和[He]電容耦合會因為電磁場的[De]存在而(Er)影響“受害”走線，從[Cong]而在[Zai]“受害走線”上[Shang]産[Chan]生正向和反向電流。這樣的話[Hua]，在信号的[De]發送長度(Du)和接收長度幾乎(Hu)相等的穩定環境中就會[Hui]産生紋波(Bo)。在一個平衡良(Liang)好、走線穩定的環境中，感應電流應相(Xiang)互抵(Di)消，從而消除串擾。但[Dan]是，我們身(Shen)處不完美[Mei]的世界，這樣的事(Shi)不會發[Fa]生。因此，我們的目标是必須将所有走線的串擾保持在[Zai]小量(Liang)水平。如果使并(Bing)行走線之間[Jian]的寬度(Du)為走線寬(Kuan)度的兩倍，則串[Chuan]擾的影響(Xiang)可有效降低。例如，如果走線[Xian]寬度為5密耳，則兩[Liang]條并行走線之間的距離應為10密耳[Er]或更大。随着新材料和新的元器件不斷出現[Xian]，PCB設計人[Ren]員還必[Bi]須繼續應對電磁兼容性和幹擾問[Wen]題。

技巧4： 去(Qu)耦(Ou)電容可減少[Shao]串[Chuan]擾的不良影響，它們應(Ying)位于設備的電源引腳和(He)接地引腳之間[Jian]，這樣可以确保交流(Liu)阻抗較低，減少噪聲和串擾。為了在[Zai]寬頻率範圍内實(Shi)現低阻抗，應(Ying)使用多個(Ge)去耦電容。放置去(Qu)耦電容的一個重要原則是，電容[Rong]值[Zhi]比較小的zhaung電(Dian)容器要盡可[Ke]能靠近[Jin]設(She)備，以減少對走線産生(Sheng)電感影響。這一特定的電容器(Qi)盡可能靠近設備的電源(Yuan)引腳(Jiao)或電源走線，并将電容器的焊[Han]盤(Pan)直(Zhi)接連到過(Guo)孔或接地層(Ceng)。如果走線較(Jiao)長，請(Qing)使用多個過孔，使接(Jie)地阻抗降低。

技巧5 ：為降低(Di)EMI，應避免走線、過孔及其它元器[Qi]件形[Xing]成90°角，因為[Wei]直角會産生輻射(She)。在該角處電[Dian]容[Rong]會增加，特性阻抗也會[Hui]發生(Sheng)變化，導緻反射，繼而引起EMI。 要避免90°角，走線應(Ying)至(Zhi)少以[Yi]兩個45°角布線到拐角[Jiao]處。

技巧[Qiao]6 ：在大多數PCB布局中，都必須使[Shi]用[Yong]過孔在不同[Tong]層之間提(Ti)供導電連接。PCB布局[Ju]工程師需特别小心，因[Yin]為過孔會産(Chan)生電感和電容。在[Zai]某些情況(Kuang)下，它們還會産生反射，因為在走線中制作(Zuo)過(Guo)孔時，特性阻抗[Kang]會發生變化。同樣要記住的是，過孔會增加走[Zou]線長度，需要進行匹配。如果是[Shi]差分(Fen)走線，應[Ying]盡可能避免(Mian)過孔。如果不能避免，則應在兩條走線中都使用過(Guo)孔，以補償信号[Hao]和返回路徑中的延遲。

技巧7： 承載數[Shu]字電路和模拟電流[Liu]的電[Dian]纜會産生寄(Ji)生電容和電[Dian]感，引[Yin]起很多EMC相關問題。如[Ru]果使用雙絞(Jiao)線電纜，則[Ze]會[Hui]保持較低的[De]耦[Ou]合水平，消[Xiao]除産(Chan)生(Sheng)的磁[Ci]場[Chang]。對于高頻(Pin)信号，必須使用屏蔽電纜，其正面和[He]背面均接地，消(Xiao)除EMI幹擾。物理屏蔽是[Shi]用金[Jin]屬封裝包(Bao)住整個或部分系統，防止EMI進入PCB電路。這種屏蔽就像是[Shi]封閉的(De)接地導電容器，可減小天[Tian]線環(Huan)路尺寸并吸收EMI。

作者：EDA365電子論壇

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